这是一套把 DRAM 从 1966 年讲到 2026 年 的工程笔记，分上下两篇。
上篇（本文）回答：为什么 DRAM 单元长成 1T1C 这个奇怪的样子？6F² 是怎么算出来的？堆叠电容为什么打赢了沟槽电容？DDR1 到 DDR5 的 prefetch 从 2n 翻到 16n，到底翻了什么？
下篇预告：电容 80:1 高宽比、EUV 在 DRAM 上的路线分歧、LPDDR/GDDR/HBM 三条分支，以及 4F²、3D DRAM、PIM、CXL 这些未来路线。
一、引子：内存为什么是"算力的隐形地基"
GPU 和大模型这两年的爆发，把 HBM 推到了风口浪尖。但"内存缺货"这件事，放到更大的尺度——过去 60 年——其实一点都不新鲜：DRAM 几乎每隔几年就会被一类新场景"抽干"一轮产能。PC 时代抽过，智能手机时代抽过，云时代抽过，现在轮到 AI 训练。每抽完一轮，DRAM 产业就被结构性地往上推一代。
而"DRAM"这个名字本身，60 年没变过。最后那个 "Dynamic"，是 DRAM 跟 SRAM 唯一的本质区别：
🔬 SRAM：6 个晶体管组成稳态触发器存 1 bit，除了断电永远稳定
🔬 DRAM：1 个晶体管 + 1 个电容 存 1 bit，电荷会通过晶体管关断漏电和电容介质漏电慢慢跑光——所以必须周期性"刷新"才能保持数据
这一行"1T1C"的电路，最早出现在 1966 年 IBM 研究员 Robert H. Dennard 的一份内部备忘录里——一页手绘草图。同一个人还在 1974 年提出了"Dennard Scaling"，支撑了摩尔定律整整 30 年。一个人在同一个工业门类里贡献了"怎么存一个比特"和"怎么把这个比特做得更小"两件事，在半导体史上极其少见。
二、DRAM 是怎么"记住"一个比特的
2.1 一个晶体管 + 一个电容（1T1C）
| 操作 | 原理 |
|---|---|
| 存 1 | 把存储节点充到接近 VDD（约 1.1–1.2 V），相对位线产生正微弱扰动 |
| 存 0 | 把存储节点放到接近 0 V，相对位线产生负微弱扰动 |
| 读 | 位线预充到 VDD/2，打开字线，电容与位线电荷重分布，感放（Sense Amplifier）把微弱信号放大到全摆幅 |
| 写 | 直接把位线拉到 VDD 或 0，打开字线，电容跟随充放电 |
⚠️ 关键细节：读操作是破坏性的——电容上的电荷被位线共享走了一部分，原来的状态被扰乱了。所以 DRAM 的读出周期总会有一次"写回（write-back）"，这是 DRAM 跟 NAND/SRAM 的关键区别，也是 tRAS 那么长（30ns 级）的根本原因。
2.2 阵列结构与行缓冲
DRAM 把上亿个单元按二维阵列排布：一根字线打开一整行，位线底部的感放把微弱电压差放大，列选择器挑出需要的数据。
整行同时读出，从中挑列——这是 DRAM 跟逻辑/缓存 SRAM 最不一样的访问模式。一行读出后会整体停在感放里，称为行缓冲（row buffer）。在它被关闭（precharge）之前，行内任何列的访问都是"行命中"，只需 tCL（约 14ns）；一旦换行，就得走 tRP + tRCD 一整套流程，延迟翻好几倍。
2.3 刷新：DRAM 的那个 "D"
电容上的电荷会通过 NMOS 亚阈值漏电和介质漏电两条路径丢失。JEDEC 规定的 retention time 底线是 64ms——64ms 内必须把每个单元刷新一次。按 8K 行分组，每 7.8μs 发一次 auto-refresh 命令（tREFI）。
温度每升高约 10°C，retention time 大约缩短一半——高温下需把刷新频率翻倍（"2× refresh mode"）。DDR4 引入的 Fine Granularity Refresh 和 DDR5 更细粒度的 Same-Bank Refresh，本质都是在跟刷新成本作斗争。
2.4 关键参数：F、6F² 与电容高宽比
📐 6F²：在 F=14nm 节点上，一个单元面积 ≈ 6×14² ≈ 1176 nm²
📐 16Gbit 颗粒的裸单元阵列面积 ≈ 19mm²，加上外围电路，整个 die 通常在 40–55mm²
📐 当代 DRAM 电容是立起来的柱状结构，高约 1.5–2μm、直径约 30–40nm，高宽比 60:1 到 80:1——这是整个制造工艺最难的地方
三、DRAM 的六十年简史
从专利到 4Kbit：1T1C 诞生
1966 年 Dennard 手绘 1T1C 单元图；1968 年 US Patent 3,387,286 获批；1970 年 Intel 1103（1024 bit，P-MOS 3T 单元）取代磁芯存储；1973 年 Mostek MK4096 首次商业化 1T1C + 地址多路复用。到 1973 年底，DRAM 的拓扑结构就已定型——此后全部演化都在缩单元、加速度、扩带宽、降功耗。单元的拓扑结构没变过。
堆叠 vs 沟槽的世纪之争
容量从 16K 爬到 16M，核心问题是：电容怎么塞进越来越小的单元？两派打了 15 年：
| 路线 | 原理 | 代表厂商 |
|---|---|---|
| 沟槽电容 (Trench) | 在硅衬底里挖深沟，沟壁长介质，沟里填导电材料 | IBM、东芝、Qimonda |
| 堆叠电容 (Stacked) | 在晶体管之上长出柱状电容 | 三星、海力士、美光、富士通 |
最终 stacked 胜出，原因：缩到 100nm 以下沟槽需挖 7–8μm 深（A/R>80），蚀刻均匀性难保证；stacked 的电容介质可独立选高 k 材料；stacked 对衬底改动小，逻辑器件部分可沿用标准 CMOS。
从 SDRAM 到 DDR3
同步 DRAM（SDRAM）同步于系统时钟，取代异步 FPM/EDO。DDR 在时钟上下沿各传一次数据，带宽翻倍。prefetch 从 DDR1 的 2n → DDR2 的 4n → DDR3 的 8n，本质上是用 I/O 频率换取内部阵列频率的降低。
DDR4 → DDR5：prefetch 从 8n 到 16n
DDR4 引入 Bank Group 概念，DDR5 把 Same-Bank Refresh 拆得更细，降低刷新对带宽的占用。DDR5 ×4/×8 颗粒内置 ECC（On-Die ECC），应对越来越高的误码率。HBM 从 1 代走到 4 代，堆叠层数从 4 层到 12-16 层，I/O 从 1024 位向 2048 位演进。
四、一颗现代 DRAM 芯片内部的层级
| 层级 | 数量级 | 说明 |
|---|---|---|
| Bank | 8–32 个/芯片 | 独立可并行操作的内存阵列，Bank Group 进一步分组以减少冲突 |
| Row（行） | 64K–128K 行/Bank | 一次打开整行，行缓冲保存当前活跃行 |
| Column（列） | 1K–2K 列/行 | 行缓冲中挑出需要的数据位 |
| Cell（单元） | 上亿/Bank | 1T1C，最小存储单元，尺寸 6F² |
五、协议进化：从异步握手到 DDR5 高速公路
| 代际 | 速率 | Prefetch | 核心创新 |
|---|---|---|---|
| 异步 DRAM | ~66 MHz | — | RAS/CAS 握手，CPU 等内存 |
| SDRAM | 100–166 MHz | 1n | 同步于系统时钟，流水线命令 |
| DDR1 | 200–400 MT/s | 2n | 双沿传输，2.5V |
| DDR2 | 400–800 MT/s | 4n | 更低电压 1.8V，ODT |
| DDR3 | 800–1600 MT/s | 8n | 1.5V，Fly-by 拓扑 |
| DDR4 | 1600–3200 MT/s | 8n | Bank Group，1.2V，FGR 刷新 |
| DDR5 | 3200–6400+ MT/s | 16n | On-Die ECC，双通道/DIMM，1.1V |
Prefetch 的本质：每一次翻倍（2n→4n→8n→16n），内部阵列以更低的频率（100–200 MHz）预取更多数据，I/O 以更高频率输出。这是 DRAM 在不改变核心单元速度的前提下持续提升外部带宽的"作弊码"。
六、小结与下篇预告
上篇建立了理解 DRAM 的基本坐标系：1T1C → 阵列 → 刷新 → 几何（6F²/高宽比）→ 协议。DRAM 现在走到所有困难——电容缩不下去、运行噪声更大、刷新时间、带宽瓶颈、协议改来续命——本质都是 1966 年那页草图的物理决定的。
📖 下篇将专讲物理边界与高端分支：
🔸 电容的 80:1 高宽比，为什么是工艺天花板
🔸 EUV 在 DRAM 上的路线分歧：三星 vs SK vs 美光
🔸 LPDDR / GDDR / HBM 三条分支的技术分化
🔸 未来路线：4F²、3D DRAM、PIM（存内计算）、CXL 内存池
先在 DRAM 的底层物理上建立坐标系，
才看得懂下篇里为什么 1γ 节点这么难，为什么 HBM4 要把 I/O 从 1024 位拉到 2048 位。
—— 芯智荟 · DRAM 六十年（上）
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